Durante los últimos meses, el nombre de CoWoS ha aparecido en todas las conversaciones sobre la fabricación de chips de inteligencia artificial. Es la tecnología de empaquetado avanzado que TSMC utiliza para unir procesadores con memoria de alto ancho de banda (HBM), y su capacidad se ha convertido en el cuello de botella más comentado de toda la industria del silicio. Empresas como NVIDIA, AMD y varios de los principales fabricantes de chips para centros de datos llevan tiempo peleándose por conseguir hueco en las líneas de producción de TSMC, y ese hueco, sencillamente, no da abasto.
En ese contexto de escasez es donde Intel ha encontrado una oportunidad inesperada. Su tecnología de empaquetado avanzado propia, conocida como EMIB (Embedded Multi-die Interconnect Bridge), lleva un tiempo ganando adeptos entre clientes que no pueden esperar a que TSMC libere capacidad de CoWoS. Y según se ha informado, la propia TSMC se ha dado cuenta de que necesita reaccionar: el gigante taiwanés ha empezado a desarrollar internamente un proyecto que las fuentes describen como un cuasi-EMIB, que toma prestadas varias de las ideas clave del enfoque de Intel.
Qué es exactamente el CoWoS de TSMC y por qué se ha quedado corto
Para entender por qué TSMC se ha visto obligada a mover ficha, conviene repasar primero cómo funciona su solución actual. El CoWoS-S (Chip-on-Wafer-on-Substrate) utiliza un interconector de silicio grande y caro para conectar los procesadores con la memoria HBM. En la práctica, es una capa de interconexión que cubre toda la superficie del paquete, con una cuadrícula uniforme de microcontactos repartidos por debajo del chip que hacen de puente eléctrico entre las distintas piezas.
El problema de este planteamiento es doble. Por un lado, fabricar interposers de silicio de gran tamaño es caro y complejo, ya que requiere procesos de fabricación de semiconductores para producir, en esencia, una pieza que no calcula nada, solo conecta. Por otro lado, la demanda de este tipo de empaquetado avanzado se ha disparado tanto con el auge de la IA que la capacidad de producción simplemente no crece al mismo ritmo que los pedidos.
La variante más reciente, CoWoS-L, intenta paliar parte de este problema sustituyendo el interposer de silicio completo por un sustrato de capa de redistribución (RDL) flexible y más barato. Bajo ese sustrato se integran pequeños puentes de silicio localizados, llamados interconexiones de silicio local (LSI), únicamente en los puntos donde los chiplets necesitan intercambiar datos a alta velocidad.
El EMIB de Intel ataca el mismo problema desde otro ángulo
Aquí es donde entra en juego el planteamiento de Intel. Su tecnología EMIB resuelve el mismo reto (conectar varios chiplets dentro de un único paquete) de una forma más directa. En lugar de fabricar un interposer aparte, Intel incrusta pequeños puentes de silicio directamente en el propio sustrato orgánico del paquete, justo en los puntos donde hace falta ese ancho de banda extra. No hay pieza intermedia que fabricar, cortar y pegar por separado, lo que simplifica el proceso y reduce tanto el coste como la complejidad de fabricación.
Esa diferencia, aparentemente pequeña, tiene consecuencias grandes en la práctica. Al eliminar un paso completo de fabricación y montaje, Intel puede ofrecer un empaquetado avanzado más ágil y, sobre todo, con más margen de capacidad disponible justo cuando TSMC está saturada.
Según la información, el nuevo proyecto de empaquetado que TSMC está desarrollando se conoce internamente como un cuasi-EMIB, y toma prestados varios elementos del planteamiento de Intel para intentar reducir esa dependencia del interposer de silicio tradicional. La idea de fondo es clara: si Intel ha demostrado que se puede lograr una interconexión de alta densidad sin necesidad de un interposer completo, TSMC quiere replicar parte de esa eficiencia sin renunciar a su posición dominante en el mercado.
Este movimiento llega en un momento especialmente delicado para TSMC. La capacidad de producción de CoWoS-L está agotada hasta bien entrado 2026 y, en algunos casos, hasta 2027, con plazos de entrega que en ciertos pedidos se extienden hasta 78 semanas. Son cifras que dan una idea de la magnitud del problema: cualquier cliente que necesite empaquetado avanzado para un chip de IA y no tenga ya reservado su hueco en la cola puede encontrarse esperando más de un año y medio antes de ver su producto terminado.
Para los grandes fabricantes de chips y para los hiperescaladores que dependen de esta tecnología (empresas que diseñan sus propios aceleradores de IA para centros de datos), esta noticia es una buena señal a corto plazo, porque implica más opciones de empaquetado avanzado disponibles y, potencialmente, plazos de entrega más cortos en el futuro. A largo plazo, sin embargo, lo más probable es que veamos a TSMC seguir invirtiendo fuerte en ampliar su propia capacidad de CoWoS, en paralelo a este proyecto de cuasi-EMIB, para no perder terreno frente a Intel en un mercado que, con la demanda de IA disparada, no da signos de enfriarse a corto plazo.
Por ahora, TSMC no ha confirmado oficialmente ni el nombre definitivo de esta nueva tecnología de empaquetado avanzado ni una fecha concreta de disponibilidad comercial, por lo que habrá que esperar a que la compañía taiwanesa comparta más detalles en sus próximos resultados trimestrales o en algún evento dedicado a sus planes de fabricación.
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